Gaya APA

Istiyanto, J, E., Nanik, . (2023). SImulasi dan Sintesis Rangkaian Digtal dengan LOGISIM dan VHDL / Jazi Eko Istiyanto (Cet. 1). Yogyakarta: Gadjah Mada University Press.

Gaya MLA

Istiyanto, Jazi, Eko., Nanik, . "SImulasi dan Sintesis Rangkaian Digtal dengan LOGISIM dan VHDL / Jazi Eko Istiyanto". Cet. 1 Yogyakarta: Gadjah Mada University Press, 2023. Text.